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    公开号:WO1989009448A1
    申请号:PCT/JP1989/000351
    申请日:1989-04-01
    公开日:1989-10-05
    发明作者:Hirohisa Yamaguchi
    申请人:Kokusai Denshin Denwa Co., Ltd；
    IPC主号:G06F13-00
    专利说明:
    [0001] 明 細 書
    [0002] 並 列 信 号 処 理 方 式 技 術 分 野
    [0003] 本発明は、 入力信号を複数に分割 して並列処理 した のち 、 並列処理された信号を短時間に読み出す並列信 号処理方式に関する ものである。 背 景 技 術
    [0004] 画像信号のよ う に大量の情報量を有する信号を高速 に処理す る場合 に は 、 処理対象の信号を複数に分割 し、 各々 の分割された信号を並列処理し、 処理の終了 した信号を短時間に読み出す並列信号処理方式が有効 である。
    [0005] 第 3 図は従来の並列信号処理方式の構成図である。 ' なお、 以下では分割 （分配） された信号を各メ モ リ か ら読み出す （回収） 場合を中心に説明する。
    [0006] 図に於て、 1 ( 1 a 〜 1 n ) は複数に分割された信 号を処理する信号処理素子 （以下、 「 プロ セ ッ サ」 と 称す） 、 2 ( 2 a 〜 2 n ) は プロ セ ッ サ 1 に よ っ て処 理された信号を蓄積する メ モ リ 、 3 は ア ド レス （ A )、 データ （ B ) 及びコ ン ト ロール線 （ C ) に よ り ブロ セ ッ サ 1 と メ モ リ 2 と を接続する ための内部バス、 4 は 複数のブロ セ ッ サ 1 を制御する ためのホス 卜 プロ セ ッ サ、 5 はホス 卜 プロセ ッ サ 4 の制御に基づいて接続す べき プロセ ッ サ 1 を順次選択するセ レクタ、 6 はプロ セ ッ サ 1 と メモ リ と から構成される プロセ ッ サュニッ ト である。 こ こ では同一の構成のプロセ ッ サュニ ヅ 卜 が並列 に 8 個 （ n = 8 ) 接続さ れ た構成を示してい る。
    [0007] 各プロセ ッ サェニッ 卜 6 によ り 処理された結果を回 収するためには、 図のよう に接続された各プロセ ッ サ 1 のボー ト をセ レクタ 5 に順次選択した後、 ハ ン ド シ エ イ ク を実行でき る プロ 卜 コ ルに よ り 必要な信号を各 ブ口セ ッ サュニッ 卜 6 から転送して読み出 していた。 発明が解決しょ う とする問題点 しかしながら 、 従来の こ の方式に よる信号転送速度 は、 典型的な例でも 1.5Mb it/sec (700 nsec) 程度しか 実現できず、 しかも転送元の各プロセ サ サ 1 を順次切 り 替える ためにかな り の時間を必要とする。 従っ て、 並列接続される プロセ ッ サ 1 の個数が増える に従っ て 信号処理能力は増加する ものの、 分配した信号の回収 が実時間で実行でき な く なる と いう 問題があ っ た。 ま た、 これをダイ レ ク ト メ モ リ アクセス等の方法に よ り 実現するこ と も技術的には可能であるが、 並列ブロセ ッ サユニ ッ ト 6 の数が増える に従っ て、 その制御.が非 常に複雑にな り 、 並列信号処理の速度が低下する と い う問題があ っ た。 発 明 の 課 題
    [0008] 本発明は上述 した従来技術の問題点を解決する ため になされたもので、 高速に並列処理が可能な並列信号 処理方式を提供する こ と を 目的 と する。 課題を解決する ための手段 本発明の特徴は、 複数に分割された信号を処理する プロセ ッ サと該プロ セ ッ サに よ り 処理された該信号を 内部バスを介 して蓄積する メ モ リ と から構成される ブ 口 セ ッ サユニ ッ ト と 、 複数の該プロセ ッ サユニ ッ ト を 制御するホス 卜 プロ セ ッ サ と を有 し、 該複数のブロセ ッ サュニ ッ 卜 に よ り 並列処理された前記信号を該ホス ト ブロ セ ッ サで読み出 して処理する並列信号処理方式 において、 前記プロ セ ッ サと前記メ モ リ と を接続する 第 1 のバス と 、 隣接する前記プロセ ッ サユニ ッ ト 間を 接続する第 2 のバス と 、 該第 1 のバス と該第 2 のバス と を切 り 替える第 1 のス イ ッ チ と 、 前記第 2 のバスの 方向を切 り 替える第 2 のスイ ッ チ と を有し、 該第 1 及 び該第 2 のスィ ツ チを必要に応じて切 り 替える こ と に よ り 前記複数のプロ セ ッ サュニ ッ 卜 で処理された前記 信号を高速に読み出 し処理する よ う に構成 した こ と に ある。 . 図 面 の 簡 単 な 説 明
    [0009] 第 1 図は本発明に よる並列信号処理方式の構成図、 第 2 図は本発明に よる 卜 ラ ン スべア レ ン 卜 メ モ リ ュ ニ ッ ト の構成図、
    [0010] 第 3 図は従来の並列信号処理方式の構成図である。 究明を実施する ための最良の形態
    [0011] 以下に、 図面を用いて本発明を詳細に説明するが、 説明を筒単化する ためにァ ド レス とデータ と に対して 共通バスを用いた例を と る。
    [0012] 第 1 図は本発明による並列信号処理方式の構成図で あ り 、 従来と異なる点はプロセ ヶ サ 1 と メ モ リ 2 との 間に ト ラ ン ス ペ ア レ ン ト メ モ リ ュニ 卜 1 0 を設け て、 ホス 卜 プロセ ッ サ 4 から一括して複数のブ口セ ッ サュニ ッ 卜 6 に ア ク セ スで き る よ う に した こ と にあ る。 以下に、 本発明の特徴である 卜 ラ ンスペア レン ト メ モ リ ュニッ ト 1 0 と メ モ リ 2 との関係を中心に説明 する。
    [0013] 第 2 図は本発明による 卜 ラ ン スペア レ ン 卜 メ モ リ ュ 二 、 y ト 1 0 の構成図であ り 、 1 1 はメ モ リ 2 と ブロ セ ツ サ 1 (図示せず） と を接続する第 1 のバス （ 1 1 a はア ド レス （データ ） バス、 1 1 b はコ ン ト 口一ルバ ス） 、 1 2 は隣接するプロセ ッ サユニ ッ ト 6 間を接続 する ための第 2 のバス （ 1 2 a はア ド レス （デ一,タ ） バス、 1 2 b は コ ン 卜 ロールバス ） 、 1 3 及び 1 4 は 第 1 のバスと第 2 のバス 1 2 とを切 り 替える ための例 え ば 3 ス テー ト ノ ッ フ ァ か ら な る 第 1 の ス ィ ッ チ ( 1 3 a 及び 1 4 a は ア ド レス （ データ ） バス用のス ィ チ、 1 3 b 及び 1 4 b は コ ン ト ロ ールバス用のス イ ッ チ ） 、 1 5 は第 1 の ス ィ ッ チの う ち ス ィ ッ チ 1 3 と スィ ッ チ 1 4 と を反転させる ための反転回路、 1 6 は第 1 の ア ド レスバス 1 2 a の方向 （方向 A も し く は B ) を切 り 替える ための双方向ス ィ ッ チ （第 2 のスィ ツ チ） 、 1 7 はメ モ リ 2 か ら読み出されたデータ と図 示しない他のプロ セ ッ サュニ ッ 卜 6 か ら読み出された データ と の論理和をと る ための論理和回路、 1 8 は メ モ リ 2 か ら読み出されたデータ を予め定められた時間 だけ （ ク ロ ッ ク信号） 保持する ための ラ ッ チ回路であ る。 なお、 論理和回路 1 7 と して、 図ではデータが通 常のバイ ナ リ 表現、 すなわち正論理で表現される場合 を例に と り 0 R回路を示 して いるが、 データが逆に負 論理の場合に は A N D 回路を用いればよい。 ま た、 説 明を簡単化する ために図示されている メ モ リ 2 及び 卜 ラ ン スペ ア レ ン ト メ モ リ ュニ ッ 卜 1 0 は n 番 目 の う ち 3 番目 を示 してレヽる もの とする。
    [0014] 次に、 動作について説明する。
    [0015] まず、 分割された信号は プロ セ ッ サ 1 3 で処理され てか ら第 1 のスィ ッ チ 1 3 a 及び 1 3 b と第 1 のバス 1 1 a 及び 1 1 b を介 して メ モ リ 2 3 へ蓄積され,る。 こ こ ま では従来と 同様である。 次に本発明の特徴であ る各プロ セ ッ サ 1 a 〜 l n で処理されてメ モ リ 2 a 〜 2 n に蓄積されている信号を回収する場合について説 明する。
    [0016] 処理後の信号を回収しょう とするホス 卜 プロセ ッ サ 4 (図の一番下〉 は、 第 1 のスイ チ群である 1 3 a , 1 3 b , 1 4 a及ぴ 1 4 b の う ちスイ ッ チ 1 4 a及び 1 4 b を接続 （データ及びコ ン ト ロ ール線） する と共 に第 2 のスィ ッ チ 1 6 を方向 B に動作させる こ と によ り 、 各メ モ リ 2 a〜 2 n に一括ア クセスする。 こ の状 態でホス 卜 ブロセ ザ 4 からのア ド レス信号は、 各ブ 口セ ヶ サュニ ッ ト 6 a〜 6 n に共通に提供され、 こ の 結果各メ モ リ 2 a 〜 2 nの同一ァ ド レスの信号の論理 和が回路 1 7 によ り 行われて読み出される。 各メ モ リ 2 a〜 2 nのデータ內容を読み出す際に、 一般に短時 間で蓄積内容が消えて しま う ため、 ラ ッ チ回路 1 8 を 通してデータを保持している。 ま た、 第 2のスィ ッ チ である双方向スィ ッチ 1 6 も方向 B から方向 A側に切 替え られる。 尚、 本発明では、 各プロセ ッ サ 1 a〜 1 nが信号^理結果を書き込む信号ァ ド レスを各ブロ セ サ每に違えておき、 その他の部分を信号値 0 (バイ ナ リ 00—— 0 ) と してお く こ と によ り 、 信号の回収を 行おう とするホス ト プロセ ッ サ 4 から は本来必要な信 号値だけが直接見え、 かっこの場合その信号値がどの プロ セ ッ サによ り 処理されたものであるかを知ってい る必要がないよ う に してある。
    [0017] 上述のよ う に、 本発明は各メ モ リ 2 a 〜 2 nが各ブ 口セ ヅ サ 1 a 〜 ： I n とホス 卜プロセ ッ サ 4 との ΐ _立し たノ ス （ ルー ト ） を有し、 かつホス 卜 プロ セ ッ サ 4 が 直接一括ア ク セスで き る ため、 画像信号の場合の よ う に信号に 2 次元的な広が り があ り 、 信号処理を 2次元 的に （例えば小ブロ ッ ク に ） 分割 して各プロ セ ッ サ 1 a 〜 1 n に独立に実行させる場合非常に有効であ り 、 こ れ に よ り プロ セ ッ サ 1 a 〜 l n毎の非同期信号処理 が容易に実現で き る こ と か ら 、 並列信号処理能力を格 段に向上させる こ と が可能と なる。 ま た、 本発明を画 像信号に適用する場合、 各プロ セ ッ サ l a 〜 l n に 1 画面分の フ レー ムメ モ リ が必要と なるが現在既に 2 5 6 國素 X 2 5 6 ラ イ ン 1 画面 X 1 B y t eは 1 チ ッ プに納めら れてお り 実用上は問題と な ら ない。 発 明 の 効 果
    [0018] 以上の よ う に、 本発明は プロ セ ッ サ 1 と メ モ リ 2 と の間にプロ セ ッ サュニ ッ 卜 6 を設け る こ と に よ り 、 ホ ス 卜 プロ セ ッ サ 4 か ら全メ モ リ 2 a 〜 2 n に一括ァ ク セ ス して信号を回収する こ と が ^能と な る。 従っ て、 高速な並列処理がで き 、 かつプロ セ ッ サュニ ッ ト 6 の 数が増大 して も、 その制御を簡単に行う こ と がで き る ため、 画像信号をは じめ他の情報量の多い信号を高速 に並列処理する方式に適用する こ と がで き 、 その,効果 が大である。 産業上の利用可能性 本発明は動画像信号のよ う に大量の情報を有する信 号を高速に並列処理するもので、 そのための装置、 例 えばテ レビ信号の方式変換、 及び動画像信号の狭帯域 伝送のための情報圧縮などに利用する こ と で き る。
    权利要求:
    Claims請 求 の 範 囲
    ( 1 ) 複数 に分割さ れた信号を処理す る プロ セ ッ サ と 、 該プロ セ ッ サに よ り 処理された該信号を内部バス を介して蓄積する メ モ リ と か ら構成される プロセ ッ サ ュニ ッ 卜 と 、 複数の該プロ セ ッ サュ二 、、/ 卜 を制御する ホス 卜 プロセ ッ サ と を有し、 該複数のプロセ ッ サュニ ッ 卜 に よ り 並列処理された信号を該ホス 卜 プロ セ ッ サ で読み出 して処理する並列信号処理方式において、 前記プロ セ ッ サ と 前記メ モ リ と を接続する第 1 のバ ス （ l l a ， l i b ) と、
    前記隣接する前記プロセ ッ サュニ ッ 卜 間を接続する 第 2 のノ ス （ 1 2 a , 1 2 b ) と 、
    該第 1 のバス と該第 2 のバス と を切 り 替える第 1 の スイ ッ チ （ 1 3 a ， 1 3 , 1 4 a , 1 4 b ) と 、 前記第 2 のバスの方向を切 り 替える第 2 のスィ ッ チ
    ( 1 6 ) と を有 し、
    該第 1 及ぴ該第 2 のス ィ ツ チを必要に応 じて切 り 替 える こ と に よ り 前記複数のプロ セ ッ サュニ ツ 卜 で処理 された前記信号を高速に読み出 し処理する よ う に構成 した こ と を特徴 と する並列信号処理方式。
    ( 2 ) 複数のメ モ リ （ 2 3 ··· 2 η ) からの読み出 し信 号が各メ モ リ の出力を入力 と する論理和回路 （ 1 ,7 ) を介 してホス ト プロ セ ッ サ （ 4 ) に 入力される こ と を 特徴と する請求項 1 記載の並列信号処理方式。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
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    EP0369022B1|1995-08-02|
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    EP0369022A4|1992-05-13|
    引用文献:
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    法律状态:
    1989-08-03| WWE| Wipo information: entry into national phase|Ref document number: 1989904226 Country of ref document: EP |
    1989-10-05| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1989-10-05| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE GB |
    1990-05-23| WWP| Wipo information: published in national office|Ref document number: 1989904226 Country of ref document: EP |
    1995-08-02| WWG| Wipo information: grant in national office|Ref document number: 1989904226 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP63/78120||1988-04-01||
    JP63078120A|JPH01253059A|1988-04-01|1988-04-01|Parallel signal processing system|DE1989623684| DE68923684T2|1988-04-01|1989-04-01|System fuer parallele signalverarbeitung.|
    EP19890904226| EP0369022B1|1988-04-01|1989-04-01|Parallel signal processing system|
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